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信號完整性引領GDDR6 DRAM規劃挑戰

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發表于 2019-6-18 11:19:19 | 只看該作者 |只看大圖 回帖獎勵 |倒序瀏覽 |閱讀模式
進入新的GDDR6 DRAM時代,系統規劃者們必須高度注重影響信號完整性這一問題。

伴隨著行業向GDDR6 DRAM時代的發展,系統工程師們最好能夠在兩個關鍵領域更新認識,這就是信號完整性(Signal Integrity, SI)和電源完整性(Power Integrity, PI)。這兩個領域最有可能為工程師們的規劃制造麻煩。在本文中,我們重點討論信號完整性(在下一篇專欄文章中,我再重點探討電源完整性)。

通常,對信號完整性的討論可以歸納為不一樣類型的信道損耗,以及在封裝和PCB規劃期間如何減少這些損耗;還包括如何規劃均衡的輸入/輸出(I/O)以減輕和糾正這些損耗。其他與信號完整性相關的論題涵蓋了各種用來準確模擬這些高速儲存器接口,以及準確模擬和預算抖動的方式和工具。而與電源完整性相關的論題,可以概括為包括調節器在內的低阻抗電源分配網絡(PDN)的規劃,以及同步開關噪聲(SSN)和電源引起的抖動( Power-Supply–induced Jitter, PSiJ)的仿真。

信號完整性

典型信道中的三個主要信號完整性損耗包括插入損耗、反射和串擾。

插入損耗是由于介電損耗或金屬電阻和表面粗糙度引起的。由于表面粗糙度和電導率引起的損耗在較高頻率下會增加,隨著頻率的增加,介電損耗成為主導;部分這類插入損耗可以通過較好的PCB和封裝規劃來控制,還可以通過選用更好的材料和采用更好的層疊結構來控制。接收器電路也可以糾正這種類型的損耗(如果必須運用有損耗的材料)。同時,可變增益放大器(VGA)、可編程增益放大器(PGA)和濾波器,像接收器內的連續時間線性均衡器(CTLE),如果規劃得當,也可以糾正插入損耗。

當信號穿越結構時還可能發生反射,因為在信號的寫入周期內,當信號從芯片傳送到封裝,到PCB,再到DRAM封裝的過程中,總會有阻抗不連續產生(反之在讀周期亦然) 。此外,一些信號不可避免地經過沒有平面參考的區域(例如空隙)。阻抗的這些變化導致信號反射,而反射導致了眼圖閉合和信號遺失。

通過觀察插入損耗偏差(ILD)或模擬脈沖響應就可以了解信號上有多少反射;簡單的TDR仿真甚至可以定位不連續點并揭示其性質(電容性或電感性)。

如圖1所示,藍色表示具有極小反射的通道的脈沖響應,而綠色表示具有一些反射的GDDR6通道(注意波紋)。




圖1:脈沖響應:理想狀態(藍色),加上反射(綠色),加上DFE校正(紅色)(來源:Rambus)





紅色軌跡通過單抽頭判決反饋均衡器( Decision-Feedback Equalizer, DFE)反映修正后的脈沖響應;觀察箭頭所指處DFE對反射的校正。截止本文撰寫之時,GDDR5X和GDDR6 DRAM只需要單抽頭DFE,因為GDDR6 DRAM通道非常短,單抽頭DFE似乎已足夠。但是在更高的數據速率下,可能就需要額外的抽頭了。

串擾(最具挑戰性的信號完整性問題)

串擾(Xtalk)是GDDR6 DRAM三大信號完整性問題中最棘手的一個。主要原因是用于從信號中除去串擾的電路很復雜,并且需要很大的功率/面積開銷。現在,有幾種類型的有源和無源串擾消除方式,例如無源互電容耦合、交叉CTLE和交叉DFE電路等。但請記住,規劃一個低串擾的通道要比在接收端更正它容易得多。

要規劃一個強大的GDDR6接口,需要很好地理解串擾。串擾是由于兩個信號之間的電容和電感耦合引起的,可分為“近端”串擾和“遠端”串擾(NEXT / FEXT),如圖2所示。


圖2. FEXT和NEXT串擾(來源:Rambus)



串擾的實際瞬態仿真如圖3所示,我們把被干擾對象的脈沖響應和來自干擾源的相應串擾重疊在一個視圖中。電容和電感串擾會產生不一樣極性的噪聲。將信號在帶狀線中傳輸允許封裝和PCB中有較低的串擾,因為均勻同質的帶狀線傳輸線具有相等的電容和電感耦合,這反而有助于相互抵消耦合。


圖3:被干擾對象的脈沖響應和來自多個干擾源的噪聲(來源:Rambus)



強烈建議以較高數據速率運行的所有數據線(DQ信號)均采用帶狀線路由。 GDDR6通道中串擾的最大”貢獻者”來自垂直過渡,例如通孔、鍍通孔(PTH)和彼此靠近的球柵陣列(Ball Grid Array, BGA)。規劃師們需要非常小心地屏蔽通孔并規劃具有低串擾引腳分配的BGA。

GDDR6系統中的大部分串擾是由于BGA封裝中的球排列和錯誤分配造成的。這對串擾具有重大影響,對于將PTH置于BGA下的某些使用尤其如此。例如,網絡系統往往具有較多的PCB疊層,導致厚厚的PCB板都要利用通孔連接。如果規劃不當,這些位于BGA下方的長通孔會導致大量耦合和串擾。

理想情況下,要消除這種串擾,封裝必須采用極低串擾的BGA分配。在一個良好的BGA球圖中,信號之間會放置接地和電源屏蔽,或者在BGA下方的密集區域中運用盲通孔和埋通孔,以最小化串擾。圖4顯示了用于BGA分配的GDDR6仿真(運用單抽頭DFE)眼圖,該分配不考慮串擾因而不滿足接收端要求,與降低串擾的優化后的BGA分配相比,其劣勢顯著。


圖4:具有高串擾的BGA(左)和降低串擾的優化BGA(右)(來源:Rambus)



在發送端,大多數GDDR6 DRAM發送器都具有內置的有限脈沖響應(FIR)濾波器。大多數GDDR6通道的仿真結果顯示,當采用FIR的同時采用DFE,FIR的效果并不顯著。 FIR濾波器在信號上引入一個抽頭,可以降低電壓擺幅,但這可能已被DFE校正。

在大多數模擬中,FIR濾波器和DFE均衡器同時運用并不能產生最佳效果。然而,驅動程序中的均衡是存在的,并且應該在特定系統上模擬任何可能的邊緣增益。好的接收器和驅動器規劃還會考慮另一個領域,這就是降低輸入電容。這種容性負載會引起反射并降低信號的上升時間,從而導致眼圖閉合。

綜上所述,OEM廠商們已經將GDDR6 DRAM放入其下一代系統的藍圖中,因此信號完整性也成為系統規劃的各項挑戰中最重要的一項。規劃一個具有最小串擾可控反射的系統是工程師們最應密切關心的任務。封裝規劃、PCB布線和BGA分配等系統實現也需要與信號完整性仿真同時進行,以確保最大限度地減少通道損耗。在下一篇專欄文章中,我將介紹SSN和PSiJ分析所需的電源完整性仿真。同時,歡迎大家評論和提問。

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